采用分級字線結構的存儲器將整個存儲陣列劃分為若干個相同的子陣列。與非分級字線結構相比，它需要采用多級的字線譯碼才能完成對存儲單元的尋址。如圖1所示，整個電路采用層次化字線的多分割陣列結構。

   
采用層次化字線分割結構不僅能提高工作速度，而且能大大降低功耗。這是因為字線分割結構使原本同時被激活的存儲單元變?yōu)橹挥斜贿x中的塊內(nèi)的存儲單元被激活。

具體工作為：假設將一條字線分為n段，若原來每條字線帶Nc個單元，則分割后每段字線只帶Nc/n個單元，字線長度也減小為原來的1/n。對于很大容量的存儲器，并不是簡單地把字線分段，而是采用如圖1 所示的分級字線結構，即把單元陣列在字線方向分成很多小塊，使每個小塊中的局部字線縮短，所帶單元數(shù)目減少。一定數(shù)目的局部字線（WL）通過塊選擇控制連接到次全局字線（SWL）上，幾條次全局字線再通過選擇控制門連接到全局字線(GWL)。其中全局字線由行地址的高幾位經(jīng)全局字線譯碼器譯碼產(chǎn)生，它將貫穿整個存儲陣列來驅(qū)動各個子模塊的塊內(nèi)字線譯碼器；而塊內(nèi)字線則由全局字線、塊選信號以及低幾位的行地址相與產(chǎn)生，塊內(nèi)字線直接與存儲單元的存取管相連，控制存儲單元是否選通。圖2通過SPICE模擬仿真給出了字模塊個數(shù)與功耗的關系。
   
對于4Kb SRAM，最簡單的二維陣列劃分為：256 行×16 列，假設Cbl為每個存儲單元相對于位線的寄生電容，Cwl為每個存儲單元相對于字線的寄生電容，則對于上述的二維陣列結構來說，在忽略位線、字線自身寄生電容的情況下，每根位線上的總負載電容為256×Cbl，每根字線的總負載電容為16×Cwl。若將整個陣列分為2 個128×16b的子陣列，且各陣列都配有行、列譯碼單元及預充電路，使它們相互獨立的話，位線負載減少為128×Cbl，而塊內(nèi)字線上的負載也減小為16×Cwl，因此塊內(nèi)字線與位線上的延遲特性會得到很大的改善。由于存儲單元的位線上都配有預充電電路，預充電操作在整個芯片的功耗中占有相當大的比重。采用分級字線結構，則在讀寫操作時只需對其中的一個子陣列進行充電操作,以本設計為例，每次讀寫操作進行充/放電的電容負載僅為128×16×2×Cbl＋16×Cwl=4096×Cbl＋16×Cwl，而對于256 行×512 列的陣列來說，相應的充/放電負載電容為：1024×64×2×Cbl＋64×Cwl=131072×Cbl＋64×Cwl。由靜態(tài)CMOS電路功耗的近似表達式：P = C × (VDD) × f
 
可以看出，采用分級字線結構不僅提高了SRAM 的讀寫速度，而且降低了電路的動態(tài)功耗。

關鍵詞：SRAM